KIEES

소개

고속 인터커넥트 및 패키징 연구회는 국내 반도체 산업의 경쟁력 강화를 위해 신호 및 전력 무결성(signal & power integrity, SI/PI), 3차원 패키징(3D packaging), 칩-패키지 통합설계 (chip-package co-design) 등 초고속/초고주파 칩/패키지/보드 설계에 필요한 핵심 기술들 을 연구하는 모임입니다.

고속 신호 전송과 고집적화가 가속화됨에 따라, 인터커넥트 및 패키징 설계는 단순 연결을 넘 어 시스템 성능과 신뢰성 확보를 위한 핵심 요소로 자리 잡고 있습니다. 본 연구회는 이러한 흐름에 발맞추어 다음과 같은 주요 설계 및 해석 기술을 포함하여 다양한 필요 기술에 대한 연구 활동을 하고 있습니다.

- 고속 인터커넥트 및 패키지 설계
- 신호 무결성(SI)/전원 무결성(PI) 분석
- 인터커넥트/패키지 모델링 및 전자기 시뮬레이션 기법
- 첨단 패키지(2.xD/3D IC, Heterogeneous Integration 등) 구조 및 기술 동향
- TSV, RDL, FOWLP 등 첨단 패키징 기술
- 고속 인터커넥트/패키지 성능 측정 및 검증 기술

인사말

회원 여러분 안녕하십니까?

본 연구회는 고속 인터커넥트 및 패키징 분야 학계, 산업계, 연구기관 등 다양한 분야의 전문 가들이 함께하며, 최신 기술 트렌드 공유, 공동 연구 기획, 실무 경험 교환 등을 통해 구성원 간의 지식 확장과 기술적 시너지 창출을 지향합니다. 정기 세미나, 기술 워크숍 등 학술 활동 을 통해 고속 인터커넥트 및 패키징 분야의 발전에 기여하고 있으며, 설계 기술 노하우 보급 등을 통해 국내 관련 기술 분야가 활성화되도록 지속적으로 노력할 것입니다.

본 연구회는 패키징 및 고속 인터커넥트 설계 기술의 최신 동향을 공유하고 실질적인 기술 협 업을 도모하는 장으로서, 관련 분야에 관심 있는 실무자 및 연구자 여러분의 많은 관심과 참 여를 환영합니다.

고속 인터커넥트 및 패키징 연구회
위원장 김지성

연혁

주요 활동

고속 인터커넥트 및 패키징 연구회 행사 일정

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